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技術資料

HP ProLiant サーバ

目次

はじめに
  基本的なDRAM動作
  SDRAMテクノロジ
  SDRAMの先進テクノロジ
  結論

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メモリテクノロジの進化: システムメモリ テクノロジの概要 技術概要、第4版


SDRAMの先進テクノロジ

SDRAMの使用によりシステム全体のパフォーマンスは向上しても、メモリとプロセッサ間の広がり続けるパフォーマンスギャップは、より先進的なメモリテクノロジによって埋める必要があります (図7)。ここからは、これらの先進テクノロジについて説明します。
 
図7. SDRAMのピーク帯域幅とSDRAMの先進テクノロジ
図7. SDRAMのピーク帯域幅とSDRAMの先進テクノロジ
   
 

ダブルデータレートSDRAM
ダブルデータレート (DDR) SDRAMは、SDRAMを使用して得られる帯域幅よりも多くの帯域幅が必要なシステムに適していますDDR SDRAMを開発するために、設計者はSDRAMコアを拡張してデータレートを増やしました。この拡張には、プリフェッチング、ダブル トランジション クロッキング、ストローブベースのデータバス、SSTL_2低電圧信号伝達が含まれます。400 MHzで動作した場合、DDRはメモリの帯域幅をオリジナルのSDRAMよりも400%高い3.2 GB/sに高めます。

プリフェッチング
  SDRAMでは、クロックサイクルあたり1ビットがメモリセルアレイから入出力 (I/O) バッファまたはデータキュー (DQ) に転送されます。I/Oバッファは、ピンおよびクロックサイクル (クロック信号の立ち上がりエッジ時) あたり1ビットをバスに転送します。データレートを2倍にするために、DDR SDRAMはプリフェッチングと呼ばれる技法を使用してメモリセルアレイから2つの個別のパイプラインでI/Oバッファに2ビット送信します。次にI/Oバッファは、同じ出力ライン上のキューの順番に従って受信したビットを送信します。これは2データビットがバスに多重送信の方法で送信される前に、メモリセルアレイからフェッチされるため、2nプリフェッチ構造と呼ばれています。
   
ダブル トランジション クロッキング
  標準のDRAMはバスクロック信号の立ち上がりエッジ時に1データビットをバスに転送しますが、DDR SDRAMは立ち上がり時と立ち下り時に行います (図8)。ダブル トランジション クロッキングと呼ばれるこの技法は、クロック周波数を上げることなく、SDRAMの帯域幅の倍増を実現します。DDR SDRAMのピークデータ転送レートは、理論的には100 MHzの周波数で1.6 GB/s、133 MHzで2.1 GB/sです。
 
図8. SDRAM (バーストモードアクセス) とDDR SDRAMのデータ転送レートの比較
図8. SDRAM (バーストモードアクセス) とDDR SDRAMのデータ転送レートの比較
   
ストローブベースのデータバス
  SSTL_2の信号伝達は、従来のSDRAMより高速でDDR SDRAMを動作させることができます。また、DDR SDRAMは遅延ロックループ(16出力ごとに1つ)を使用して、SDRAMピンでデータが有効になるとデータストローブ信号を送信します。メモリコントローラは、データストローブ信号を使用して、より正確にデータを見つけ出し、別のDIMMから受信したデータを再同期させます。
DDR SDRAMは最大400 MHzの周波数で動作します。データバスはこの速度で動作できますが、コマンドバスは動作できません。これは、データバスではストローブを使用することにより、システムタイミングのタイトな要求が軽減されましたが、コマンドバスはストローブを使用しないため、いまだに同期クロックにセットアップ時間を合わせる必要があるからです。したがって、400 MHzのデータレートで、コマンドバスは200 MHzでの動作を強いられます。
   
SSTL_2低電圧信号伝達テクノロジ
  SDRAMとDDR SDRAMのもう1つの違いが、この信号伝達テクノロジです。DDR SDRAMは、3.3 Vの動作電圧を使用する代わりに、SSTL_2 (Stub Series-Terminated_2) と呼ばれる2.5 Vの信号伝達仕様を使用します。この低電圧信号伝達により、より少ない消費電力とより効率的な放熱を実現します。
   
DDR SDRAM DIMM
  標準SDRAM DIMMが168ピンを使用するのに対して、DDR SDRAM DIMMでは184ピンが必要です。DDR SDRAMは、デスクトップPCまたはサーバなど、幅広い用途があります。メモリメーカーは、こうした多様な市場に対応するために、バッファリングされないバージョンとレジスタ付きバージョンを提供して、DDR SDRAM DIMMの価格に多様性を持たせています。バッファリングされないDDR SDRAM DIMMは、すべてのDDRモジュールのロードをシステムメモリバスに配置し、大容量のメモリを必要としないシステムで使用可能です。レジスタ付きDDR SDRAM DIMM (図9) は、モジュールのSDRAMデバイスの数に関係なく、メモリバスのDIMMごとに1つのロードしか配置できません。このため、レジスタ付きDDR SDRAM DIMMは、非常に大容量のサーバに適しています。
 
図9. 184ピン DDR SDRAMレジスタ付きDIMM。SDRAM DIMMにはノッチが2つありますが、DDR SDRAM DIMMには1つしかありません。
図9. 184ピン DDR SDRAMレジスタ付きDIMM。SDRAM DIMMにはノッチが2つありますが、DDR SDRAM DIMMには1つしかありません。
   
後方互換
  標準のSDRAM DIMMとDDR SDRAM DIMMでは、データストローブ、電圧、信号伝達テクノロジが異なるため、同じメモリサブシステム内で混在することはできません。


DDR-II SDRAM
DDR-II SDRAMは、DDR SDRAMの第2世代です。最大6.4 GB/sのデータレート、より少ない消費電力、パッケージングの改善を提供します。400 MHzで動作した場合、DDR-IIはメモリの帯域幅をオリジナルのSDRAMよりも400%高い3.2 GB/sに高めます。DDR II SDRAMは、より高速なクロック、1.8 Vでの動作と信号伝達、コマンドセットの簡素化により、このような高いパフォーマンスと少ない消費電力を実現しています。DDR-IIの240ピンコネクタは、ストローブ信号を区別するために必要です。

表1は、各種DDRおよびDDR II SDRAMとそれらに関係する命名規則をまとめたものです。
 

表1. DDR SDRAMテクノロジの概要

タイプ

コンポーネントの命名規則

モジュールの命名規則

バススピード

ピーク帯域幅

DDR DDR200 PC1600 100 MHz 1.6 GB/s
  DDR266 PC2100 133 MHz 2.1 GB/s
  DDR333 PC2700 166 MHz 2.7 GB/s
  DDR400 PC3200 200 MHz 3.2 GB/s
DDR-II DDR2-400 PC2-3200 200 MHz 3.2 GB/s
  DDR2-533 PC2-4300 266 MHz 4.3 GB/s
  DDR2-667 PC2-5300 333 MHz 5.3 GB/s
  DDR2-800 PC2-6400 400 MHz 6.4 GB/s
 


当初、DDR SDRAMのモジュール命名規則は、100 MHzで動作するDDR SDRAMはPC200、133 MHzで動作する場合はPC266というように、データ転送の実効クロックレートに基づいていました。しかし、Rambusの命名規則に関して混乱が生じたのをきっかけに、業界は実際のピークデータ転送レート (MB/s) に基づいた命名規則を採用しました。たとえば、PC266は、64ビット×2×133 MHz = 2100 MB/s (2.1 GB/s)なので、PC2100となります。

DDR-III SDRAM
JEDECは現在、DDR SDRAMテクノロジの第3世代となるDDR-IIIを開発中です。これは帯域幅と消費電力をさらに改善したものになる予定です。DDR-IIIはDDR-IIテクノロジを進化させたものです。たとえば、信号伝達の電圧が、DDR-IIでは1.8 V、DDR SDRAMでは2.5 Vだったのに対し、DDR-IIIでは1.5 Vになる予定です。

 
完全バッファ型DIMM
  DDR-IIおよびDDR-III SDRAMでは、メモリスピードは向上を続けていますが、チャンネルあたりのサポートされるDIMMの数は減少しています。この減少は、パラレル スタブバス トポロジに関係しています。スタブバストポロジでは、メモリコントローラからバス上のすべてのDIMMに電気的な信号が72本のデータライン (データビット用に64本、エラーチェックビット用に8本) に沿って送信されます。バスピン接続での信号劣化とデータラインの複雑な配線による遅延は、バススピードが速くなるにつれ、エラーレートの増加を引き起こします。より高速のバススピードを実現するために、設計者は容量を犠牲にするしかありませんでした。たとえば、図10は、PC 100からDDR-III 1600までのデータレート範囲で、パラレル スタブバス上でサポートされるチャネルあたりのロード数を示しています。データレートが増加するにつれて、サポートされるロード数が8から2に減少していることに注目してください。同様に、DIMMあたりの密度が増加しても、チャネルあたりの容量は減少しました。その結果、チャネルあたりの容量が減ったことにより、より高いデータレートのメリットが小さくなりました。
 
図10. DRAMデータレートに基づくチャネルあたりの最大ロード数
図10. DRAMデータレートに基づくチャネルあたりの最大ロード数
 


各DRAM-IIチャネルのパラレルインタフェースには240ピンが必要です。チャネル数を増やしてチャネルあたりの減った容量を埋め合わせることは、コストの増加とボードの複雑さが増すため、実現可能な選択肢ではありませんでした。そのため、新しいシリアル メモリ インタフェースは、ピン数を減らし、ポイントツーポイント接続にして、次世代サーバが必要とするより幅広いメモリ帯域幅を達成する必要がありました。

JEDECは現在、パラレル スタブバス トポロジを排除し、メモリ容量12を維持または増加しつつ、より幅広いメモリ帯域幅を実現する新しい双方向のシリアルインタフェースとなる完全バッファ型DIMM (FB-DIMM)仕様を開発中です。このFB-DIMMにより最高4.8 Gb/sの速度を実現できます。この仕様では、69ピン (DDR-II SDRAMの3分の1) を使用します。ピン数を減らすことで、信号トレースが減り、不揃いの長さのトレースを使用できるようになるため、ボード設計の簡素化に非常に役立ちます。FB-DIMMは、ポイントツーポイント アーキテクチャを使用して、メモリコントローラとメモリモジュール間の信号を送信するアドバンスドメモリバッファ (AMB) チップにも対応しています。この双方向インタフェースは、リード/ライトを同時に行うことができるため、データ転送間の遅延を排除します。

 
図11. 完全バッファ型DIMMアーキテクチャ
図11. 完全バッファ型DIMMアーキテクチャ
 
コスト最適化され業界標準のDDR-II SDRAMコンポーネントを採用し、且つ信頼性、スピード、密度を向上させるFB-DIMMをHPはサポートします。FB-DIMMテクノロジの効果は、HP ProLiantサーバファミリ全体、特にボードスペースが限られているProLiantサーバブレードで実感できるでしょう。
 
Rambus DRAM
Rambus DRAM (RDRAM)は、DDR SDRAMより高い周波数で動作するバスを介したデータ転送を可能にします。つまり、DDR SDRAMが大量のデータを低速で転送するのに対し、Rambusは少量のデータを非常に高速で転送します。Rambus設計は、RDRAM、Rambusアプリケーション固有の集積回路、Rambusチャネルと呼ばれる相互接続の3つの主要素から構成されています。RDRAMは、同期の高速クロックパルスの立ち上がりエッジと立ち下がりエッジの両方でデータを転送するよう設計されているため、従来のSDRAMよりも高いパフォーマンスを実現します。RDRAMは、同時に複数のコマンドの発行が可能な個別の行と列のコマンドバスを使用するため、メモリバスの帯域幅の効率性を向上させます。このデュアルコマンドバスは、RDRAM固有の機能です。
RDRAM (図12) には8ビット幅のコマンドバスが1つと、18ビットデータバスが1つしかありません。これは、すべてのメモリテクノロジの中で最も少ない信号数です。RDRAMはパケットプロトコルを組み込み、800 MHzで動作が可能で、2.4 GB/sのピーク帯域幅を提供します。8クロックで1パケットの情報が転送されます。これは、150 MHzのクロックサイクルで128ビットのデータを転送することができます。1パケットを転送するのに8クロックしか必要としないため、内蔵メモリコントローラが150 MHzの速度で動作すれば、1.2 GHzのパケット転送レートを保つことができます。これによりメモリコントローラを設計する際に、タイミングマージンを多く取ることができます。
 
図12. Rambus DRAM
図12. Rambus DRAM
 


RDRAMは、1.2 GHzのデータレートを維持しながら、1つのメモリチャネルで最大32個のRDRAMデバイスをサポートできます。リピータチップを使用することで、さらに多くのデバイスを1つのRDRAMチャネルに配置することができます。リピータチップは、2つの異なるRDRAMチャネル間でデータ信号とコマンド信号の受け渡しを行います。1つのチャネルがメモリコントローラと通信し、もう一方のチャネルがRDRAMデバイスと通信します。このように、メモリコントローラは必然的にリピータチップとだけ通信するようになります。メモリコントローラには最大8個のチップを配置でき、各チャネルには32個のRDRAMデバイスが配置できます。これにより1つのチャネルで最大256デバイスをサポートできます。ただし、リピータチップを使用すると、1〜1.5クロックの余分な遅延が発生します。

メモリチャネル上のデバイス間の距離の違いを解消するために、増えたクロック分のレイテンシ(データのリクエストからデータが転送されるまでの遅延時間)を伸ばせます。これによりメモリコントローラは全デバイスから同じ時間をかけてデータを習得することが可能になり、異なるデバイス上でデータのリードを続けて行う際にバス上でデータの衝突を回避します。

効率性を高めることに役立つRDRAMのもう1つの機能は、128ビットの内蔵ライトバッファです。すべてのライトデータは、DRAMコアに送信される前にこのバッファに配置されます。このライトバッファは、データをバッファからコアへ移動する必要があるまで、リード方向にセンスアンプを残すことを可能にすることで、内蔵データバスを反転させるのにかかる遅延を短縮します。つまり、データバス上でほんの少しの帯域幅を失うだけで、ライトに続いてすぐにリードができます。

RDRAMバスは効率が良いですが、パケットプロトコルは遅延を増加させます。内蔵メモリコントローラバスと高速外部バス間のパケットトランスレーションには、1〜2クロックの余分な遅延がかかります。この遅延は、非常に高速なパケットプロトコルを使用している場合には回避できません。

Rambusの高速データレートにより、信号の整合が困難になります。システムボードは、Rambusの非常に厳しいタイミングに対応するよう設計しなければならず、これにより製品の市場投入まで多くの時間がかかります。

さらに、各Rambusチャネルは32デバイスに制限されるため、シングルバスでサポートされるメモリ容量に上限が科せられます。リピータチップの使用により、追加のデバイスの使用と潜在的なメモリ容量を増加させることができますが、リピータチップの設計は非常に困難です。

最後に、他のメモリテクノロジよりも大きな金型が必要になり、製造上の制限も多いため、RDRAMのコストは上昇しています。RDRAMのコストは、SDRAMよりも2倍ほど高くなっています。

RDRAMテクノロジは、SDRAMおよびDDR SDRAMよりも高いパフォーマンスと少ないピンの数を実現します。しかし、SDRAMおよびDDR SDRAMは、RDRAMに比べて多くのメモリ容量と低価格を実現します。

   

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