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概要
    シリアル アーキテクチャ:将来のHDDテクノロジ
  Serial ATAテクノロジ
  Serial Attached SCSIテクノロジ
  まとめ

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Serial ATAテクノロジとSerial Attached SCSIテクノロジ


シリアル アーキテクチャ:将来のHDDテクノロジ

 
現在主流となっているパラレルI/OアーキテクチャのATAとSCSIは、将来のエンタープライズ テクノロジの要件を満たす上で、いくつか課題に直面しています。この節では、将来のエンタープライズの要件を満たす上でのパラレルATAとSCSIの限界、および業界がシリアルI/Oテクノロジに移行している理由を記載します。
 

パラレルATAテクノロジ


パラレルATAは、1980年代にIDE(Integrated Drive Electronics)として導入されて以来、デスクトップ製品とノートブック製品の中心的なインタフェースとなってきました。図1に、パラレルATAアーキテクチャの主要なコンポーネントを示します。マザーボードに、ATAコントローラが1つと、パラレルATA接続が2つ組み込まれています。3つの40ピン コネクタ(信号ピンが26、コマンド ピンが15)を持つ80芯のリボン ケーブルを使用することにより、各ATAコネクタに最大2つのデバイスを接続できます。かさばるケーブルによって、冷却のために重要性を増しているキャビネット内のエアフローが妨げられますが、4ドライブ以下の小規模なパーソナル システムには適しています。

図1. マスター ドライブとスレーブ ドライブ用に40ピン コネクタを持つパラレルATAケーブル
  図1. マスター ドライブとスレーブ ドライブ用に40ピン コネクタを持つパラレルATAケーブル

デスクトップ市場やノートブック市場におけるパラレルATAの成功は、度重なる性能の向上と下位互換性の保証、さらに運用コストを可能な限り低下させるという目標を常に持ち続けたことによります。パラレルATAが導入されて以降、そのデータ転送速度は、3MB/sから133MB/sに向上しました(図2)。ATA 100とATA 133では、インタフェースが一度に1つのドライブだけに対応すればよいことから、今日の7200 RPM HDDの実効転送速度に対処する余裕があります。

図2. パラレルATAモードのデータ転送速度とHDDの実効転送速度(STR)
  図2. パラレルATAモードのデータ転送速度とHDDの実効転送速度(STR)
HDDの実効転送速度(STR)は、ドライブが、複数のトラックとシリンダからディスク インタフェースにシーケンシャルにデータを転送できる速度を意味しています。STRは、複数の内部ドライブ要因に依存し、インタフェースの外部転送速度(この場合にはATA)とは異なります。

このパフォーマンス グラフを見ると、ATA 100で今日のデスクトップ クラス(5400RPMと7200RPM)のHDDの要件に対処できるとしたら、当然のことながら、なぜシリアル インタフェースに変更する必要があるのか、という疑問が浮かんできます。その答えは、信号電圧とデータの信頼性に関係しています。パラレルATAのデータ転送は、トランジスタ間論理(transistor to transistor logic: TTL)信号に基づいています。TTL信号は、パラレル ポートのピン2から9の、ある時点における高電圧状態と低電圧状態のシーケンスによって、8ビット デジタル値を定義します。TTLは、許容電圧5V、信号電圧3.3Vを使用しますが、これにより最大5Vの入力信号を許容する内蔵回路が必要になります。コンポーネントがより微細かつ繊細なリソグラフィを使用して作成されるようになってきたため、従来の5V TTLの信号要件をサポートするのは飛躍的に困難になっています。

データの信頼性に関して、ATAは、巡回冗長検査(CRC)を使用して、ホストとHDDコントローラ間で伝送されるデータ信号の正確性を検証します。しかし、ATAコマンド信号はCRCでは検査されないため、潜在的なエラーの発生源となります。さらに、5Vの信号要件と、コマンド信号の整合性の問題が発生しやすくなることから、133MB/sを超えてATAの速度を向上させるのは困難です。

パラレルSCSI


CSI仕様は、すべての周辺装置プラットフォームおよびシステム アプリケーションに渡って使用できる共通インタフェースを提供するために開発されました。SCSIインタフェースは、RAID(Redundant Array of Independent Disks)ストレージなど、より広範囲のアプリケーションに対応しており、パラレルATAインタフェースよりも広範なコマンド セットを持っています。I/OインタフェースとしてのSCSIの成功は、そのパフォーマンス、インテリジェンス、および下位互換性のおかげと考えることができます。

SCSIシステムは、SCSIコントローラ(イニシエータ)、SCSIバス(ケーブルとバックプレーン)、1つまたは複数のターゲット デバイスで構成されます。SCSIコントローラは、コンピュータとバス上の他のデバイスとのインタフェースです。SCSIコントローラは、マザーボードに組み込まれているか、またはPCIまたはPCI-Xスロット内のSCSIホスト バス アダプタ(HBA)カードに内蔵されています。図3に、この2つの構成を示します。

図3. SCSIコンポーネント
  図3. SCSIコンポーネント

SCSIケーブルは、SCSIコントローラを含めて、最大16台のデバイスを接続できます。SCSIケーブルは、34本の柔らかい撚り銅線のツイストペアで、合計68芯で構成されています。サーバ内のSCSIデバイスは、68ピンのリボン ケーブルを使用してSCSIコントローラに接続されています。リボン ケーブルの各端にコネクタがあり、その長さの範囲内で1つ以上のコネクタを付けることができます。外部SCSIデバイスは、丸型68ピン ケーブルを使用してSCSI HBAに接続されています。SCSIバスの各端(この図には示されていない)には2組のターミネータがあり、ケーブル内の信号の反射を防止しています。

1981年以来、7世代のSCSIプロトコルが存在します。世代が新しくなるごとに、パフォーマンスが前の世代の2倍に向上しています(図4)。SCSIのパフォーマンスは、最大4MB/sでデータを転送する8ビット、シングルエンド インタフェース(SCSI-1)から、チャネルごとに320MB/sでデータを転送する最新の16ビット、低電圧ディファレンシャル インタフェース(Ultra320 SCSI)の範囲に渡っています。この図は、読み取り操作時のドライブの実効転送速度(STR)に基づいてUltra 320 SCSIが処理できる10K RPMドライブと15K RPMドライブの数を示しています。RAIDドライブはインタフェースの帯域幅を共有するので、RAIDの実装においてこのことが非常に重要な意味を持ちます。

図4. 10Kおよび15KのRPM RAIDドライブの実効転送速度で、7世代のSCSIの帯域幅を比較
  図4. 10Kおよび15KのRPM RAIDドライブの実効転送速度で、7世代のSCSIの帯域幅を比較

Ultra320 SCSIの開発は、Ultra160 SCSIのクロック周波数を単純に倍増する以上の非常に挑戦的な作業でした。実際に、Ultra320 SCSIの高度なパフォーマンスは、以下のパフォーマンス拡張機能を実装することによって可能になりました。

  • リード データとライト データのストリーミング
  • 迅速なアービトレーションと選択
  • フロー制御
また、Ultra320 SCSIは、前置補正とトレーニングという新しい2つのテクノロジを導入して、信号のスキュー(線ごとの信号の微小な遅延)と減衰が信号の整合性に与える影響を最小にしています。Ultra320 SCSIの開発がかなり大きな電気工学的課題に直面したため、一般に、新しい高価なテクノロジを採用することなしには、高い信頼性を持ってUltra640 SCSIを配備することはできないと信じられています。したがって、次のパフォーマンス向上は、Serial Attached SCSIによる3Gb/sとなります。

シリアル ドライブ テクノロジ


パラレルI/Oアーキテクチャの限界を打破するために、サーバ業界はシリアルI/Oテクノロジに移行しています。シリアルI/Oテクノロジは、フォームファクタの小型化、電力消費の低下、技術進歩の新しい波による帯域幅の要求を満足するI/Oパフォーマンスの向上を実現する可能性を秘めています。シリアルI/Oドライブ テクノロジは、共通して次の機能を備えています。

  • 低電圧ディファレンシャル(LVD)シグナリング
  • ポイント ツー ポイント接続
  • 8b/10bエンコーディング
LVDシグナリング
パラレル バス アーキテクチャの大きな問題の1つとして、シグナリング速度が高速化するのに従って、信号スキューや符号間干渉(ISI)によってビット信号の信頼性と整合性が低下する可能性があります。ISIは、ケーブル線内のビット信号がある期間1つの電圧に固定されることにより、ちょうどコンデンサに充電するように、線に電荷が溜まることで発生します。ホスト デバイスが、荷電した線の電圧を遷移させることで、反対方向に短いシングル ビットの信号を送ろうとしても、ターゲット デバイスがこの遷移を完全に見落とす可能性があります。シリアル テクノロジは、複数のパラレル ストリームでなく、シングル ストリームで信号を伝送します。シリアル テクノロジは、2組のデータ線を使用して低電圧信号の送信と受信を行うLVDシグナリング方式を採用しています。

データは、各ペアの2本の線間の電圧差で表現されます(図5)。線に低電圧を流すのは短い時間しか掛からないため、LVDシグナリングは、パラレル アーキテクチャ上でのシグナリングと比較して格段に高速で実行できます。低電圧によって、静電誘導、インダクタンス、およびノイズの影響が減少します。ノイズ発生源は、両方の線に同じ電圧を掛ける傾向があるため、線の間の電圧差は一定のまま保たれます。

図5. LVDシグナリング
  図5. LVDシグナリング

ポイント ツー ポイント接続
シリアルI/Oアーキテクチャでは、ホストと複数のデバイス間でスイッチ型ポイント ツー ポイント リンクを設計できます。このポイント ツー ポイント アーキテクチャは、ホストとターゲット デバイス間で複数の同時接続をサポートできます。各接続は、複数のリンクを追加することで拡張できます。その結果、ポイント ツー ポイント アーキテクチャは、パラレル アーキテクチャよりも格段に高いスループットを提供します。

8b/10bエンコーディング
パラレル バス アーキテクチャでは、データ信号とクロック信号は、イニシエータからターゲット デバイスに、パラレル線に沿って特定のシグナリング速度で伝送されます。シグナリング速度が高速になると、スキューのためにデータ信号とクロック信号の整列を保つのが飛躍的に困難になります。さらに、すべてのデータ信号を同時にスイッチングするために発生する電気的ノイズによって信号の整合性が劣化します。シリアル アーキテクチャは、クロック信号をデータ ストリームにエンコードする(埋め込む)ため、データ信号とクロック信号の整列の問題を排除できます。シリアル アーキテクチャでは、同時にスイッチするデータ線の数が大きく減少するため、電気的ノイズの発生も抑えることができます。その結果、シリアル シグナリング速度は、パラレル バスで達成可能な速度を大きく超えて高速化できます。

シリアル通信には、パラレル データをシリアル ビット ストリームに変換するデバイス、そしてその逆に変換するデバイスが必要です。このデバイスはシリアライザ/デシリアライザ(SerDes)と呼ばれ、パラレル デジタル インタフェース、FIFO(First-In-First-Out)キャッシュ、8ビット/10ビット(8b/10b)エンコーダとデコーダ、シリアライザ、およびデシリアライザで構成されています(図6参照)。8b/10bエンコーダは、8ビットの各データ バイトを10ビットの伝送文字に変換し、クロック情報をデータ ストリームにエンコードします。これでデータ ストリームのオーバヘッドが20%増加しますが、パラレル アーキテクチャで経験したクロック スキューの問題を排除できます。

図6. SerDesコアは、8b/10bコーディングおよびデコーディング ロジックを内蔵しています。
  図6. SerDesコアは、8b/10bコーディングおよびデコーディング ロジックを内蔵しています。


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